晟聯科作為核心參編單位，參編芯粒卡間互聯技術與測試兩項團體标準

　　/朝聞通近日，由中國計算機行業協會牽頭，聯合新華三、中國電子技術标準化研究院、中國信息通信研究院、壁仞、沐曦、晟聯科等行業龍頭機構與核心企業共同制定的《人工智能芯片 面向芯粒的卡間互聯接口技術要求》、《人工智能芯片 面向芯粒的卡間互聯測試方法》兩項團體标準正式發布。

　　*圖源：人工智能産業工委會

　　作為核心參編單位，晟聯科憑借在高速接口、芯粒互聯領域的技術積累，為标準的體系搭建、技術定義、落地可行性提供關鍵支撐，彰顯在 AI 芯片高速互聯領域的技術實力與行業影響力。

　　當前，芯粒(Chiplet)已成為 AI 芯片突破先進制程、實現異構集成的核心方向。但卡間互聯接口長期存在規範不統一、測試無标準、跨廠商互通難等痛點，嚴重制約産業規模化發展。

　　此次兩項标準從技術要求+測試方法形成完整閉環，覆蓋協議層、鍊路層、物理層、性能測試全維度，兼容 UCIe 2.0 主流規範，為 AI 芯片與通信芯粒互聯提供統一、可落地的行業依據。

　　深耕核心技術，築牢參編底氣

　　晟聯科長期專注于高速接口、芯粒互聯、先進封裝互聯等關鍵技術研發，在高速信号傳輸、鍊路可靠性、量産驗證等方向具備成熟工程化能力。

　　在标準制定中，晟聯科充分發揮技術優勢，深度參與接口規範、互聯架構、測試體系、兼容性等核心環節，将實戰經驗轉化為行業标準，讓标準更貼合國産芯片研發與量産需求。

　　開放協同，推動産業标準化升級

　　作為生态共建的積極參與者，晟聯科始終堅持開放協同理念，以标準為紐帶推動産業互聯互通。本次兩項标準的發布，将有效解決行業長期痛點：

　　·統一技術規範：明确互聯接口協議、鍊路、物理層要求，降低跨廠商、跨架構适配成本，加速芯粒化方案普及;

　　·完善驗證體系：建立标準化測試流程與方法，縮短芯片驗證周期、提升産品可靠性，支撐規模化量産;

　　·夯實算力底座：為智算中心、大模型訓練、AI 集群等場景提供高速、穩定、統一的互聯保障，助力國産算力自主可控。

　　生态共建

　　此次參編行業标準，是晟聯科 “技術引領+生态共建” 戰略的又一重要落地。未來，晟聯科将繼續以标準為牽引，一方面持續深耕高速接口、芯粒互聯核心技術，突破更多行業關鍵技術瓶頸;另一方面，攜手行業夥伴推動标準在量産項目中的深度驗證與疊代優化，構建開放、協同、共赢的産業生态。

　　從技術研發到标準制定，從産品落地到生态引領，晟聯科始終以 “核心技術自主可控” 為使命，以标準為紐帶，串聯産業鍊上下遊力量，共同推動中國 AI 芯片與芯粒互聯産業高質量發展，為數字經濟時代的算力升級貢獻核心力量。

　　關于晟聯科

　　About Company

　　上海晟聯科半導體有限公司(以下簡稱：晟聯科)是領先的高速接口IP及解決方案供應商，公司憑借深厚的技術積累，構建起遠距離、低功耗、低延時的高速接口IP矩陣，涵蓋112G/56G SerDes、32G/16G UCIe、 PCle 6.0 IP及解決方案，全方位滿足高性能計算(HPC)、數據中心、智能駕駛及存儲系統等場景的嚴苛需求。

　　自成立以來，晟聯科始終堅持自主研發，成功掌握DSP-based 高速 SerDes 核心技術，已實現商用量産出貨超2億條SerDes通道。晟聯科高速接口IP及解決方案也實現了高度的靈活性和自适應性，顯著提升系統整體性能，實現“芯”連天下，智算未來!